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Hardware Engineer

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  • 11.11.2023

Kurzvorstellung

Proven technical ownership and capacity to drive good parts of architecture, RTL design, verification, and implementation. Main expertise is on verification. Forward thinking and strong problem solver. Excellent written and verbal communicator.

Qualifikationen

  • System Verilog
  • UVM
  • Verilog HDL

Projekt‐ & Berufserfahrung

Senior Hardware Engineer (Festanstellung)
Arm Norway, Trondheim
9/2019 – offen (4 Jahre, 7 Monate)
IT & Entwicklung
Tätigkeitszeitraum

9/2019 – offen

Tätigkeitsbeschreibung

Design, verification, and implementation of memory-system components
for Mali GPUs. RTL design and formal verification of power and clock
domain crossing bridges and their integration and UVM verification at
the system level. Updates and maintenance of memory-system-level
UVM testbench. Validation and enabling of Cadence iSpatial physical
synthesis flow. Patent Application: P06718 Extension of multicast
network over power domain boundaries

Eingesetzte Qualifikationen

Verilog HDL

Digital Design Engineer
Swarm64, Berlin
10/2018 – 9/2019 (1 Jahr)
IT & Entwicklung
Tätigkeitszeitraum

10/2018 – 9/2019

Tätigkeitsbeschreibung

Developed testbenches for RTL subsystems using UVM and adhoc (svunit)
methodologies for Intel FPGA accelerators. Followed agile principles.

Eingesetzte Qualifikationen

Verilog HDL

Senior Hardware Engineer
Numascale, Oslo
9/2018 – 9/2019 (1 Jahr, 1 Monat)
IT & Entwicklung
Tätigkeitszeitraum

9/2018 – 9/2019

Tätigkeitsbeschreibung

UVM verification of directory memory and protocol FSM units in a node
controller ASIC for cache-coherent scale-up systems

Eingesetzte Qualifikationen

Verilog HDL

Zertifikate

PhD
2012

Ausbildung

MHFA England Mental Health First Aid Training
Ausbildung
2021
Trondheim
Cadence Genus, Innovus, Tempus Training
Ausbildung
2020
Trondheim
Sunburst Design SystemVerilog Fundamentals & UVM Verif. Training
Ausbildung
2018
Oslo
ISTQB Certified Tester, Foundation Level
Ausbildung
2018
Berlin

Weitere Kenntnisse

Hardware Design: SystemVerilog — UVM, IMC — Formal with JasperGold — VERIPOOL
AUTOS — Lint — DVE, Simvision — Cadence Genus, Innovus, Tempus, LEC — FPGA
Software Development: C/C++ — Bash, Python
DevOps: Jenkins, TeamCity — ElasticSearch Kibana, Grafana
Collaboration Tools: Jira — Confluence — Git, SVN — Gerrit, BitBucket — Scrum
Simulation: Gem5 — Queueing-System Simulation
Office: TEX — MS Office

Persönliche Daten

Sprache
  • Englisch (Fließend)
  • Griechisch (Muttersprache)
  • Spanisch (Gut)
Reisebereitschaft
auf Anfrage
Arbeitserlaubnis
  • Europäische Union
Home-Office
unbedingt
Profilaufrufe
454
Alter
42
Berufserfahrung
12 Jahre und 1 Monat (seit 02/2012)

Kontaktdaten

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