DeepLearning and Parallel Signal Processing Expert

5/2013 – 8/2013

Projekt: LBE (Low Band Exciter), DVB-T Sender

im Projekt durchzuführende Tätigkeiten:
• IFFT-Clockdomain Crossing
• Samplerateconversion 20/8,197534
• Umsetzung variabler Signallaufzeiten
• 4x Upsampling
• Floorplaning
• Timing Closure Spartan6 @ 200 MHz
• Verifikation mit Matlab & Modelsim

Technisches Umfeld:
FPGA, VHDL, Mentor Graphics ModelSim DE, Xilinx Spartan6, Xilinx
Virtex5, Xilinx Virtex6, Synopsys Synplify Pro, Matlab, make

Embedded Entwicklung / hardwarenahe Entwicklung, Embedded Systems, Hardware Entwicklung, Elektrotechnik, Ingenieurwissenschaft

2/2013 – 5/2013

erstes Projekt: SCE, (Single Channel Emulator) Simulation von Satellitenübertragungswegen in Hardware.

im Projekt durchzuführende Tätigkeiten:
• Portierung Additive White Gaussian Noise (AWGN) Generator
• Upsampler 2x
• Downsampler 2x
• Upsampler 24x (@ 1,8 Giga Sampels)
• Samplerateconverter 15/16 (@ 1,69 Giga Sampels)
• Samplerateconverter 16/15 (@ 1,8 Giga Sampels)
• Variabler Samplerateconverter 2048/1920+n (@ 1,8 Giga Sampels nominal)
• Floorplaning
• Timing Closure Virtex6 @ 330 MHz
• Verifikation mit Matlab & Modelsim

Technisches Umfeld:
FPGA, VHDL, Mentor Graphics ModelSim DE, Xilinx Spartan6, Xilinx
Virtex5, Xilinx Virtex6, Synopsys Synplify Pro, Matlab, make

Embedded Entwicklung / hardwarenahe Entwicklung, Embedded Systems, Hardware Entwicklung, Elektrotechnik, Ingenieurwissenschaft

6/2012 – 1/2013

im Projekt durchzuführende Tätigkeiten:

• Mein Aufgabengebiet umfasst die Durchführung von Technologieentwicklungsprojekten und beratende Tätigkeit bei technologischen Themen unserer Zulieferer.
• Hardwareinbetriebnahmen
• Implementierungen in C

Technisches Umfeld:
CAN, AT90CAN128, UART, Oszilloskop, Schaltungstechnik

Projektmanagement (IT), Projektleitung / Teamleitung (IT), C, Schaltungstechnik, Technisches Projektmanagement, CAN-Bus (controller area network), Projektmanagement

10/2011 – 4/2012

Projekt: Korrelationsbasierter HF-Peilempfänger

im Projekt durchzuführende Tätigkeiten/Aufgaben/Teilprojekte:

Konzeption
Aufwandsabschätzung
Durchführbarkeitsstudien
Aufteilung auf 12 FPGAs
Anpassung bestehender HDL-Module / Konzepte
HDL-Umsetzung
Dokumentation

Technisches Umfeld:
FPGA, VHDL, Mentor Graphics ModelSim SE, Mentor Graphics HDL-Designer, Xilinx Virtex5, Synopsys Synplify Pro

Embedded Entwicklung / hardwarenahe Entwicklung, Embedded Systems, Hardware Entwicklung, Elektrotechnik, Ingenieurwissenschaft

6/2011 – 8/2011

Projektname: Siebas PN CIO

Projektkurzbeschreibung:

Design einer sicherheitskritischen (SIL 2) Kompakt-IO Baugruppe für Bahnanwendungen

im Projekt durchzuführende Tätigkeiten/Aufgaben/Teilprojekte:

Spezifikation
Ressourcenabschätzung
Implementierung
Simulation

Technisches Umfeld:
FPGA, VHDL, Mentor Graphics ModelSim SE, Altera MaxII

Embedded Entwicklung / hardwarenahe Entwicklung, Embedded Systems, Hardware Entwicklung, Elektrotechnik, Ingenieurwissenschaft

7/2010 – 8/2011

Projektkurzbeschreibung:

Design-to-Cost einer Profibus-Kommunikationsbaugruppe für Kraftwerksanwendungen

im Projekt durchzuführende Tätigkeiten/Aufgaben/Teilprojekte:

Portierung des Profibus ASIC Bausteins DPC31 Step C auf aktuelle FPGA.
Spezifische Anpassungen für die Umsetzung der IM616 Kommunikationsbaugruppe.
Leistungsanalyse
Timing Closure
Verifikation
Inbetriebnahme

Technisches Umfeld:
FPGA, VHDL, Mentor Graphics ModelSim SE, Xilinx Spartan6, Lattice ECP3
Xilinx Chipscope Pro, Synopsys Synplify Pro

Embedded Entwicklung / hardwarenahe Entwicklung, Embedded Systems, Hardware Entwicklung, Elektrotechnik, Ingenieurwissenschaft

3/2010 – 5/2010

Projektname: GIBSIM SVC

Projektkurzbeschreibung:

Erstellung von FPGA-Simulations-Algorithmen für das HGÜ-System PLUSCONTROL

im Projekt durchzuführende Tätigkeiten/Aufgaben/Teilprojekte:

Projektübernahme
Reduktion des Logikverbrauches im MI-FPGA
Partionierung des Designs auf 2 asyncrone FPGAs
Firmwareänderung der CPLD-Baugruppen

Technisches Umfeld:
FPGA, VHDL, Xilinx Spartan3E, Mentor Graphics ModelSim SE, Mentor Graphics HDL-Designer, Xilinx ISE, Xilinx Chipscope Pro, Synopsys Synplify Pro

Embedded Entwicklung / hardwarenahe Entwicklung, Embedded Systems, Hardware Entwicklung, Elektrotechnik, Ingenieurwissenschaft

10/2009 – 2/2010

Projektname: HD-SDI Videoassistent

im Projekt durchzuführende Tätigkeiten/Aufgaben/Teilprojekte:

Umsetzung von BT.656 und HD-SDI Videoströmen auf 2 Gigabit Ethernet-Lanes (UDP,IP RTP)
Konzeption, VHDL-Design, Inbetriebnahme, Dokumentation
Weitere Aufgabe: Portierung eines Video-Raid-Speichersystems

Technisches Umfeld:

FPGA, VHDL, Xilinx Virtex5, Xilinx ISE, Mentor Graphics ModelSim, SVN, make, BT.656, HD-SDI, Gigabit-Ethernet, UDP/IP, RTP

Embedded Entwicklung / hardwarenahe Entwicklung, Embedded Systems, Hardware Entwicklung, Firmware, Apache Subversion (SVN), Migration, Storage, RTP (Real-Time Transport Protocol), RSVP (Resource reSerVation Protocol), Ethernet, Inbetriebnahme (allg.), Mentor Graphics (allg.), Creo Elements/Pro (Pro/ENGINEER, Pro/E, ProE), Technische Konzeption, Design (allg.), Adobe InDesign

9/2008 – 6/2009

Diplomthema: Untersuchung zur effizienten Berechnung von Filterkoeffizienten zur Entzerrung von Übertragungskanälen in Hardware

Kernthema: Lösung überbestimmter Gleichungssysteme nach kleinsten Fehlerquadrat in paralleler Hardware

Recherche möglicher Verfahren
Kategorisierung
Komplexitäts-, Aufwands- und Geschwindigkeitsbetrachtungen
Numerische Simulationen der Genauigkeit
Bewertung
Implementierung und Verifikation

Technisches Umfeld:
FPGA, MathWorks Matlab, Mentor Graphics ModelSim SE & Precision Synthesis, Xilinx ISE, VHDL, Linux

Embedded Entwicklung / hardwarenahe Entwicklung, Hardware Entwicklung, Linux (Kernel), MATLAB / Simulink, Elektrotechnik, Filtertechnik, Mentor Graphics (allg.), Ingenieurwissenschaft