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ASIC/FPGA Verifikationsingenieur

offline
  • 85€/Stunde
  • 90403 Nürnberg
  • Umkreis (bis 200 km)
  • ta  |  de  |  en
  • 22.04.2023

Kurzvorstellung

Ich bin ein ASIC Verifikationsingenieur mit 7 Jahre Berufserfahrung. Ich biete ASIC Functionale Verifikation auf Block- und System-Ebene mit simulation-basierten tools. Ich habe mit verschiedene Verifikationsmethoden und Umgebungen gearbeitet.

Qualifikationen

  • Digitaltechnik / Digitalelektronik
  • Elektrotechnik

Projekt‐ & Berufserfahrung

ASIC Verification Engineer
Acconeer AB, Lund
7/2015 – 12/2015 (6 Monate)
High-Tech- und Elektroindustrie
Tätigkeitszeitraum

7/2015 – 12/2015

Tätigkeitsbeschreibung

- Functionale Verifikation einer Gesten/Entfernung sensor (A1 radar sensor) auf Subsystem Ebene
- Entwicklung der Verifikationsumgebung und Methodik
- Entwicklung eines UVM-basierten Testbenches, mit ein einfaches Testcase API
- Entwicklung eines Simulation-basierten DPI-C Software Entwicklungsplatforms.

Eingesetzte Qualifikationen

VHDL (VHSIC Hardware Description Language), ModelSim (Mentor Graphics), Verilog HDL

ASIC Verification Engineer
Ericsson Modem Nuremberg GmbH, Nürnberg
10/2008 – 5/2015 (6 Jahre, 8 Monate)
High-Tech- und Elektroindustrie
Tätigkeitszeitraum

10/2008 – 5/2015

Tätigkeitsbeschreibung

- ASIC Verifikation mit constrained-random und coverage-driven UVM (Universal Verification Methodology) basierten SystemVerilog Testbenches einschließlich.
- Verifikation eines 32-bit Interrupt Controllers auf Block-Ebene
- Verifikation der LTE Cell Search auf Block-Ebene
- Verifikation des WCDMA SCH Cancellers
- Verifikation des Memory Protocol Access Concentrators auf Block-Ebene
- Verifikation eines dreifach-RAT (LTE + WCDMA + GSM) Funk Modems auf Subsystem Ebene
- Entwicklung einer Verifikationsumgebung und Methodik
- Hardware beschleunigte Simulation des ASIC Testbenches

Eingesetzte Qualifikationen

VHDL (VHSIC Hardware Description Language), ModelSim (Mentor Graphics), Verilog HDL, Digitaltechnik / Digitalelektronik

Ausbildung

Electrical Engineering - Integrated Circuit Design
Master of Science
2008
TU München

Weitere Kenntnisse

- Languages:SystemVerilog, Verilog, VHDL, C++, Specman (intermediate), PERL (basic)
- Methodologies: OVM-2.1, UVM-1.2, Hardware accelerated simulation, Formal Verification and property checking using SystemVerilog assertions (SVA), Functional qualification.
- Simulators: Mentor Graphics ModelSim/QuestaSim, Cadence NCSim.
- Emulation: Cadence Palladium XP.
- Protocols: AXI, APB, AHB, SPI, EMIF (most of my verification projects are based on in- house protocols).
- Other Tools: Cadence V-Manager, Vplan and IFV, Mentor Graphics Questa Formal, Questa Verification management and Questa Verification IP (MVC), Springsoft Certitude, LSF.

Persönliche Daten

Sprache
  • Deutsch (Fließend)
  • Englisch (Fließend)
  • Französisch (Grundkenntnisse)
  • Hindi (Fließend)
  • Tamil (Muttersprache)
Reisebereitschaft
Umkreis (bis 200 km)
Home-Office
bevorzugt
Profilaufrufe
1844
Alter
39
Berufserfahrung
15 Jahre und 5 Monate (seit 10/2008)

Kontaktdaten

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