Design Verification Engineer
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- 0 Referenzen
- 50‐150€/Stunde
- 201301 Noida
- Weltweit
- de
- 31.05.2026
- Contract ready
Kurzvorstellung
Ich bin ein erfahrener Design Verification Engineer mit fundierten Kenntnissen in der Verifikation von SoC/Subsystem-Ebene und IP-Integration.
Geschäftsdaten
Freiberuflich
Steuernummer bekannt
Berufshaftpflichtversicherung aktiv
Qualifikationen
Projekt‐ & Berufserfahrung
Design Verification Engineer
Incise Infotech
2/2026
–
offen
(5 Monate)
nicht angegeben
nicht angegeben
Tätigkeitszeitraum
2/2026 – offen
TätigkeitsbeschreibungArbeit an der SoC/Subsystem-Verifikation unter Verwendung von SystemVerilog und UVM mit Schwerpunkt auf IP-Integration und Interconnect-Validierung.
Verification Engineer
Tech Mahindra
9/2023
–
1/2026
(2 Jahre, 5 Monate)
nicht angegeben
nicht angegeben
Tätigkeitszeitraum
9/2023 – 1/2026
TätigkeitsbeschreibungBeitrag zu IP/SoC-Verifikationsaktivitäten für AMBA-basierte Designs unter Verwendung von SystemVerilog, UVM und SVA in einer Multi-Projekt-Verifizierungsumgebung.
Ausbildung
Dr. APJ Abdul Kalam Technical University
Bachelor of Technology in Electronics and Communication Engineering
2023
Central Board of Secondary Education
12th Grade in Physics, Chemistry, and Mathematics
Über mich
Ich bin ein Design Verification Engineer mit Erfahrung in der Verifikation von SoC/Subsystem-Ebene und IP-Integration. Ich habe umfangreiche Kenntnisse in Verilog, SystemVerilog, UVM und verschiedenen Protokollen wie AMBA, UART und I2C. Meine Expertise umfasst auch die Entwicklung von Testbenches, die Durchführung von Regressionstests und die Analyse von Abdeckungslücken.
Persönliche Daten
Sprache
- Deutsch (Muttersprache)
Reisebereitschaft
Weltweit
Home-Office
bevorzugt
Profilaufrufe
3
Alter
25
Berufserfahrung
2 Jahre und 8 Monate
(seit 10/2023)
Kontaktdaten
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