Verifikationsingenieur – UVM / SystemVerilog

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  • Januar 2026
  • Juli 2026
  • D-Großraum München
  • auf Anfrage
  • Remote
  • 19.11.2025 19:18

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Projektbeschreibung

Beschreibung:
Verantwortlich für die funktionale Verifikation von digitalen IC-/ASIC-/SoC-Designs. Aufbau von Testbenches, Entwicklung von UVM-Komponenten und Sicherstellung einer vollständigen Coverage.

Typische Aufgaben:

Entwicklung von UVM-Testumgebungen

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