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Digital ASIC/FPGA Designer

zuletzt online vor 6 Tagen
  • auf Anfrage
  • 01307 Dresden
  • DACH-Region
  • de  |  en
  • 17.07.2024

Kurzvorstellung

langjährige Erfahrungen im ASIC/FPGA-Design und Verifikation
VHDL und Verilog Experte

Qualifikationen

  • Altera (allg.)5 J.
  • Embedded Entwicklung / hardwarenahe Entwicklung5 J.
  • Field Programmable Gate Array (FPGA)13 J.
  • Forschung & Entwicklung (allg.)5 J.
  • Hardware Entwicklung5 J.
  • ModelSim (Mentor Graphics)13 J.
  • Quartus (Altera)11 J.
  • VHDL (VHSIC Hardware Description Language)13 J.
  • Vivado (Xilinx)

Projekt‐ & Berufserfahrung

VHDL Design- und Verifikation
LAP GmbH Laser Applikationen, Lüneburg/ Dresden
8/2019 – offen (5 Jahre)
Maschinen-, Geräte- und Komponentenbau
Tätigkeitszeitraum

8/2019 – offen

Tätigkeitsbeschreibung

Definition, Dokumentation neuer Funktionalität
Erstellen von selbstcheckenden Testbenches für Modul-Verifikation
Verifkation inkl. Coverage-Analyse mit ModelSIm

Eingesetzte Qualifikationen

Forschung & Entwicklung (allg.), Altera (allg.), Embedded Entwicklung / hardwarenahe Entwicklung, Field Programmable Gate Array (FPGA), Hardware Entwicklung, ModelSim (Mentor Graphics), Quartus (Altera), VHDL (VHSIC Hardware Description Language)

Test Integration
Dreamchip Gmbh, Garbsen/ Dresden
8/2018 – 6/2019 (11 Monate)
IT & Entwicklung
Tätigkeitszeitraum

8/2018 – 6/2019

Tätigkeitsbeschreibung

Einbau der Scan-Strukturen
Generierung der Testpattern (ATPG)
Timing-Simulation mit P&R-Netzliste

Eingesetzte Qualifikationen

Verilog HDL

FPGA Verifikation
Thales Deutschland GmbH, Ditzingen/ Dresden
1/2018 – 8/2018 (8 Monate)
Maschinen-, Geräte- und Komponentenbau
Tätigkeitszeitraum

1/2018 – 8/2018

Tätigkeitsbeschreibung

Definition und Dokumentation von Testcases nach EN 61508 und DO254
Erstellen der Testcases in VHDL unter Nutzung von OSVVM
Durchführung der RTL- und Post-Layout-Simulation

Eingesetzte Qualifikationen

ModelSim (Mentor Graphics), VHDL (VHSIC Hardware Description Language)

FPGA Design und Verfikation
ABB AB, Västerås
1/2017 – 5/2018 (1 Jahr, 5 Monate)
Maschinen-, Geräte- und Komponentenbau
Tätigkeitszeitraum

1/2017 – 5/2018

Tätigkeitsbeschreibung

Definition und Dokumentation von Fault-Insertion-Tests nach EN 61508 (SIL 3/4)
Implementierung der Tests in das bestehende RTL-Designs
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
Unterstützung bei Synthese und Post-Layout-Simulation

Eingesetzte Qualifikationen

ModelSim (Mentor Graphics), Quartus (Altera), VHDL (VHSIC Hardware Description Language)

FPGA Entwickler
Kistler Lorch GmbH, Lorch
5/2016 – 12/2016 (8 Monate)
Maschinen-, Geräte- und Komponentenbau
Tätigkeitszeitraum

5/2016 – 12/2016

Tätigkeitsbeschreibung

Analyse und Pflege verschiedener RTL-Designs
Fehlerbehebung und Einbau neuer Funktionalität
Umbau von im NIOS realisierter C-Funktionalität in VHDL

Eingesetzte Qualifikationen

ModelSim (Mentor Graphics), Quartus (Altera), VHDL (VHSIC Hardware Description Language)

RTL- und Gatelevel-Verfikation
Jena-Optronik GmbH, Dresden
4/2016 – 5/2019 (3 Jahre, 2 Monate)
High-Tech- und Elektroindustrie
Tätigkeitszeitraum

4/2016 – 5/2019

Tätigkeitsbeschreibung

Erstellen eines Verifikationsplanes anhand einer gegebenen Requirement-Specifikation Erstellen der Testumgebung und der im Verifikationsplan definierten Testcases
Durchführung der RTL- und Gatelevel-Verifikation

Eingesetzte Qualifikationen

Field Programmable Gate Array (FPGA), ModelSim (Mentor Graphics), VHDL (VHSIC Hardware Description Language)

Test und Verifikation
ABB Automation GmbH, Minden/ Dresden
10/2015 – 3/2016 (6 Monate)
Maschinen-, Geräte- und Komponentenbau
Tätigkeitszeitraum

10/2015 – 3/2016

Tätigkeitsbeschreibung

Definition und Dokumentation von Testcases nach EN 61508 (SIL 3/4)
Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

Eingesetzte Qualifikationen

Field Programmable Gate Array (FPGA), ModelSim (Mentor Graphics), VHDL (VHSIC Hardware Description Language)

FPGA Design und Verifikation
Wago Kontakttechnik GmbH & Co.KG, Minden/ Dresden
10/2011 – 6/2016 (4 Jahre, 9 Monate)
Maschinen-, Geräte- und Komponentenbau
Tätigkeitszeitraum

10/2011 – 6/2016

Tätigkeitsbeschreibung

Definition, Design und Dokumentation von RTL-Blöcken
Definition und Dokumentation von Testcases
Design und Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

Eingesetzte Qualifikationen

Field Programmable Gate Array (FPGA), ModelSim (Mentor Graphics), Quartus (Altera), VHDL (VHSIC Hardware Description Language)

Digital Design und Verifikation
Zentrum Mikroelektronik Dresden AG, Dresden
11/2010 – 5/2011 (7 Monate)
High-Tech- und Elektroindustrie
Tätigkeitszeitraum

11/2010 – 5/2011

Tätigkeitsbeschreibung

Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils
Unterstützung bei der Inbetriebnahme des FPGA-Testsystems

Eingesetzte Qualifikationen

Verilog HDL, Xilinx ISE (Integrated Synthesis Environment)

Digital Design und Verifikation
Zentrum Mikroelektronik Dresden AG, Dresden
8/2010 – 10/2011 (1 Jahr, 3 Monate)
High-Tech- und Elektroindustrie
Tätigkeitszeitraum

8/2010 – 10/2011

Tätigkeitsbeschreibung

partielles Re-design
Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils

Eingesetzte Qualifikationen

Verilog HDL, Xilinx ISE (Integrated Synthesis Environment)

Test und Verifikation
Zentrum Mikroelektronik Dresden AG, Dresden
6/2010 – 7/2011 (1 Jahr, 2 Monate)
High-Tech- und Elektroindustrie
Tätigkeitszeitraum

6/2010 – 7/2011

Tätigkeitsbeschreibung

Verifikation bzw. Unterstützung bei der Verifikation
Erstellung von Testcases

Eingesetzte Qualifikationen

Verilog HDL, Xilinx ISE (Integrated Synthesis Environment)

FPGA Design und Verifikation
Baumer-Optronic GmbH, Radeberg bei Dresden
5/2010 – 10/2010 (6 Monate)
IT & Entwicklung
Tätigkeitszeitraum

5/2010 – 10/2010

Tätigkeitsbeschreibung

Erstellung bzw. Überarbeitung Stromlaufplan
Erstellen des FPGA Teildesign Ethernet-Core inkl. Link-Aggregation mit RGMII-Interface sowie Validierung des Teildesigns
Anbindung des Ethernet-Cores an ein SGMII-Interface
Verifikation auf Systemebene im Gesamtprojekt
Unterstützung bei der Inbetriebnahme des Gesamtsystems

Eingesetzte Qualifikationen

Hardware Entwicklung, ModelSim (Mentor Graphics), Verilog HDL, VHDL (VHSIC Hardware Description Language), Xilinx ISE (Integrated Synthesis Environment)

Design und Verifikation
Baumer-Optronic GmbH, Radeberg bei Dresden
1/2010 – 5/2010 (5 Monate)
High-Tech- und Elektroindustrie
Tätigkeitszeitraum

1/2010 – 5/2010

Tätigkeitsbeschreibung

Überarbeitung vorhandener Module und Erstellung neuer Module
Überarbeitung der Signalpfad-Konzeption
Modul- und Systemverifikation inkl. Testbencherstellung
Unterstützung bei Inbetriebnahme und Systemvalidierung

Eingesetzte Qualifikationen

Field Programmable Gate Array (FPGA), ModelSim (Mentor Graphics), Verilog HDL, VHDL (VHSIC Hardware Description Language), Xilinx ISE (Integrated Synthesis Environment)

Ausbildung

Elektrotechnik/ Schaltkreis- und Systementwurf
Diplom-Ingenieur
1995
Ilmenau

Weitere Kenntnisse

Technik & Ingenieursberufe
- Hardware-Entwicklung
- Technische Projektleitung / -management

Forschung & Wissenschaft
- Ingenieurswissenschaften

VHDL, Verilog

Persönliche Daten

Sprache
  • Deutsch (Muttersprache)
  • Englisch (Gut)
Reisebereitschaft
DACH-Region
Arbeitserlaubnis
  • Europäische Union
Home-Office
bevorzugt
Profilaufrufe
2123
Alter
54
Berufserfahrung
28 Jahre und 5 Monate (seit 02/1996)
Projektleitung
28 Jahre

Kontaktdaten

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