Digital ASIC/FPGA Designer

1/2017 – 5/2018

Definition und Dokumentation von Fault-Insertion-Tests nach EN 61508 (SIL 3/4)
Implementierung der Tests in das bestehende RTL-Designs
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
Unterstützung bei Synthese und Post-Layout-Simulation

ModelSim (Mentor Graphics), Quartus (Altera), VHDL (VHSIC Hardware Description Language)

5/2016 – 12/2016

Analyse und Pflege verschiedener RTL-Designs
Fehlerbehebung und Einbau neuer Funktionalität
Umbau von im NIOS realisierter C-Funktionalität in VHDL

ModelSim (Mentor Graphics), Quartus (Altera), VHDL (VHSIC Hardware Description Language)

4/2016 – 5/2019

Erstellen eines Verifikationsplanes anhand einer gegebenen Requirement-Specifikation Erstellen der Testumgebung und der im Verifikationsplan definierten Testcases
Durchführung der RTL- und Gatelevel-Verifikation

Field Programmable Gate Array (FPGA), ModelSim (Mentor Graphics), VHDL (VHSIC Hardware Description Language)

10/2015 – 3/2016

Definition und Dokumentation von Testcases nach EN 61508 (SIL 3/4)
Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

Field Programmable Gate Array (FPGA), ModelSim (Mentor Graphics), VHDL (VHSIC Hardware Description Language)

10/2011 – 6/2016

Definition, Design und Dokumentation von RTL-Blöcken
Definition und Dokumentation von Testcases
Design und Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

Field Programmable Gate Array (FPGA), ModelSim (Mentor Graphics), Quartus (Altera), VHDL (VHSIC Hardware Description Language)

11/2010 – 5/2011

Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils
Unterstützung bei der Inbetriebnahme des FPGA-Testsystems

Verilog HDL, Xilinx ISE (Integrated Synthesis Environment)

8/2010 – 10/2011

partielles Re-design
Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils

Verilog HDL, Xilinx ISE (Integrated Synthesis Environment)

6/2010 – 7/2011

Verifikation bzw. Unterstützung bei der Verifikation
Erstellung von Testcases

Verilog HDL, Xilinx ISE (Integrated Synthesis Environment)

5/2010 – 10/2010

Erstellung bzw. Überarbeitung Stromlaufplan
Erstellen des FPGA Teildesign Ethernet-Core inkl. Link-Aggregation mit RGMII-Interface sowie Validierung des Teildesigns
Anbindung des Ethernet-Cores an ein SGMII-Interface
Verifikation auf Systemebene im Gesamtprojekt
Unterstützung bei der Inbetriebnahme des Gesamtsystems

Hardware Entwicklung, ModelSim (Mentor Graphics), Verilog HDL, VHDL (VHSIC Hardware Description Language), Xilinx ISE (Integrated Synthesis Environment)

1/2010 – 5/2010

Überarbeitung vorhandener Module und Erstellung neuer Module
Überarbeitung der Signalpfad-Konzeption
Modul- und Systemverifikation inkl. Testbencherstellung
Unterstützung bei Inbetriebnahme und Systemvalidierung

Field Programmable Gate Array (FPGA), ModelSim (Mentor Graphics), Verilog HDL, VHDL (VHSIC Hardware Description Language), Xilinx ISE (Integrated Synthesis Environment)