Physical-Design-/Backend-Ingenieur

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  • Februar 2026
  • Juli 2026
  • D-Großraum Stuttgart
  • auf Anfrage
  • Remote
  • 19.11.2025 19:26

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Projektbeschreibung

Beschreibung:
Verantwortlich für die physische Implementierung von ASIC-/SoC-Designs bis zur Tape-Out-Reife. Fokus auf Place & Route, Timing Closure, DRC/LVS und PPA-Optimierung.

Typische Aufgaben:

Place & Route (P&R) für komplexe Designs

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