ASIC Verification Engineer (Mixed-Signal / UVM / SystemVerilog)

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  • März 2026
  • März 2027
  • D-01067 Dresden
  • 50 € Stundensatz
  • Remote
  • 16.03.2026 15:33

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Projektbeschreibung

Title: ASIC Verification Engineer (m/f/d) – Mixed-Signal ICs
Location: Dresden or Reutlingen, Germany

Your mission

Build reusable UVM/SystemVerilog verification environments

Perform functional and formal verification for mixed-signal ASICs

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