Senior Engineer für digitale Verifikation (UVM / SystemVerilog) – ASIC (m/w/d)

Ihre Aufgaben:

• Unterstützung des Teams im Bereich der digitalen Verifikation
• Ziel des Projekts ist die eigenverantwortliche Durchführung und Optimierung von Verifikationsprozessen für ein ASIC-Projekt (Entwicklung von Verifikationsplänen, Entwicklung und Implementierung von Test Benches und Test Cases, Durchführung und Analyse von Regression-Simulationen)